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591 B
Verilog
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Verilog
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// Author - Imants Pulkstenis
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// Date - 04.04.2020
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// Project name - Audio FFT on FPGA
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// Module name - Flip-Flop
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// Detailed module description:
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// Simple Flip-Flop
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// Revision:
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// A - initial design
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// B -
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// C -
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module d_flipflop_sync_rst(
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input D,
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output reg Q,
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input clk,
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input reset);
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always@(posedge clk, posedge reset)
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begin
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if(reset)
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Q <= 1'd0;
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else
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Q <= D;
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end
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endmodule |