Signal generators are working. Tested on TestBench
This commit is contained in:
Imants Pulkstenis
+23
-6
@@ -40,8 +40,8 @@ module top_tb();
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reg clk = 1'b0;
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reg clk = 1'b0;
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reg reset = 1'b0;
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reg reset = 1'b0;
|
||||||
reg [3:0] sw = 4'b0000;
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reg [3:0] sw = 4'b0001;
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||||||
reg start = 1'b0;
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reg start = 1'b1;
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reg up = 1'b0;
|
reg up = 1'b0;
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// 50% duty cycle clock
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// 50% duty cycle clock
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@@ -57,14 +57,31 @@ top Test_Unit(
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);
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);
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initial begin
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initial begin
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start = 1;
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up = 1;
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#1_000_000;
|
#1_000_000;
|
||||||
$display("*");
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$display("*");
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#1_000_000;
|
#1_000_000;
|
||||||
$display("*");
|
$display("*");
|
||||||
start = 0;
|
#1_000_000;
|
||||||
up = 0;
|
$display("*");
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||||||
|
#1_000_000;
|
||||||
|
$display("*");
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||||||
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#1_000_000;
|
||||||
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$display("*");
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||||||
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#1_000_000;
|
||||||
|
start = 1'b0;
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$display("*");
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#1_000_000;
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||||||
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$display("*");
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#1_000_000;
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$display("*");
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#1_000_000;
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||||||
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$display("*");
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#1_000_000;
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||||||
|
$display("*");
|
||||||
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#1_000_000;
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|
$display("*");
|
||||||
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#1_000_000;
|
||||||
|
$display("*");
|
||||||
#1_000_000;
|
#1_000_000;
|
||||||
$display("*");
|
$display("*");
|
||||||
#1_000_000;
|
#1_000_000;
|
||||||
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@@ -0,0 +1,31 @@
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# -------------------------------------------------------------------------- #
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#
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|
# Copyright (C) 1991-2015 Altera Corporation. All rights reserved.
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|
# Your use of Altera Corporation's design tools, logic functions
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||||||
|
# and other software and tools, and its AMPP partner logic
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||||||
|
# functions, and any output files from any of the foregoing
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||||||
|
# (including device programming or simulation files), and any
|
||||||
|
# associated documentation or information are expressly subject
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||||||
|
# to the terms and conditions of the Altera Program License
|
||||||
|
# Subscription Agreement, the Altera Quartus II License Agreement,
|
||||||
|
# the Altera MegaCore Function License Agreement, or other
|
||||||
|
# applicable license agreement, including, without limitation,
|
||||||
|
# that your use is for the sole purpose of programming logic
|
||||||
|
# devices manufactured by Altera and sold by Altera or its
|
||||||
|
# authorized distributors. Please refer to the applicable
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||||||
|
# agreement for further details.
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#
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# -------------------------------------------------------------------------- #
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#
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# Quartus II 64-Bit
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# Version 15.0.0 Build 145 04/22/2015 SJ Web Edition
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# Date created = 22:16:23 March 21, 2018
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# -------------------------------------------------------------------------- #
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QUARTUS_VERSION = "15.0"
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DATE = "22:16:23 March 21, 2018"
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# Revisions
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PROJECT_REVISION = "dds_vhdl"
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@@ -0,0 +1,59 @@
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# -------------------------------------------------------------------------- #
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#
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|
# Copyright (C) 1991-2015 Altera Corporation. All rights reserved.
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||||||
|
# Your use of Altera Corporation's design tools, logic functions
|
||||||
|
# and other software and tools, and its AMPP partner logic
|
||||||
|
# functions, and any output files from any of the foregoing
|
||||||
|
# (including device programming or simulation files), and any
|
||||||
|
# associated documentation or information are expressly subject
|
||||||
|
# to the terms and conditions of the Altera Program License
|
||||||
|
# Subscription Agreement, the Altera Quartus II License Agreement,
|
||||||
|
# the Altera MegaCore Function License Agreement, or other
|
||||||
|
# applicable license agreement, including, without limitation,
|
||||||
|
# that your use is for the sole purpose of programming logic
|
||||||
|
# devices manufactured by Altera and sold by Altera or its
|
||||||
|
# authorized distributors. Please refer to the applicable
|
||||||
|
# agreement for further details.
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#
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# -------------------------------------------------------------------------- #
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#
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# Quartus II 64-Bit
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# Version 15.0.0 Build 145 04/22/2015 SJ Web Edition
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# Date created = 22:16:23 March 21, 2018
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# -------------------------------------------------------------------------- #
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# Notes:
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#
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# 1) The default values for assignments are stored in the file:
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# dds_vhdl_assignment_defaults.qdf
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# If this file doesn't exist, see file:
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# assignment_defaults.qdf
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#
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# 2) Altera recommends that you do not modify this file. This
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|
# file is updated automatically by the Quartus II software
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|
# and any changes you make may be lost or overwritten.
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#
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# -------------------------------------------------------------------------- #
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set_global_assignment -name FAMILY "Cyclone V"
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set_global_assignment -name DEVICE 5CGXFC7C7F23C8
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set_global_assignment -name TOP_LEVEL_ENTITY dds_vhdl
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set_global_assignment -name ORIGINAL_QUARTUS_VERSION 15.0.0
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set_global_assignment -name PROJECT_CREATION_TIME_DATE "22:16:23 MARCH 21, 2018"
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set_global_assignment -name LAST_QUARTUS_VERSION "19.1.0 Lite Edition"
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|
set_global_assignment -name VHDL_FILE dds_vhdl_tb.vhd
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set_global_assignment -name VHDL_FILE dds_vhdl.vhd
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set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
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set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR 256
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set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
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set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
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set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)"
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set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation
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|
set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW"
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set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)"
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set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
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set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
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set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
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||||||
|
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
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@@ -0,0 +1,603 @@
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-----------------------------
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-- Author - Imants Pulkstenis
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-- Date - 04.06.2020
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-- Project name - Lab work No3
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-- Module name - dds_vhdl
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-- Detailed module description:
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-- DDS sinusoidal signal generator
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-- Revision:
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-- A - initial design
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-- B -
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library ieee; --always use this library
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use ieee.std_logic_1164.all; --always use this library
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use ieee.numeric_std.all; --use this library if arithmetic required
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|
--define connections to outside
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||||||
|
entity dds_vhdl is
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generic
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(
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phase_width : integer := 9;
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||||||
|
data_width : integer := 16
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||||||
|
);
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|
port
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||||||
|
(
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||||||
|
clk : in std_logic; --100mhz clock
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||||||
|
rst : in std_logic; --rst
|
||||||
|
phase_incr : in std_Logic_vector(phase_width - 1 downto 0); --"frequency"
|
||||||
|
phase_out : out std_Logic_vector(phase_width - 1 downto 0);
|
||||||
|
signal_out : out std_Logic_vector(data_width - 1 downto 0)
|
||||||
|
);
|
||||||
|
end dds_vhdl;
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||||||
|
|
||||||
|
--define inside of the module
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||||||
|
architecture behavioral of dds_vhdl is
|
||||||
|
|
||||||
|
--define inside use signals
|
||||||
|
type rom_table is array ( 0 to 2**phase_width - 1) of std_logic_vector(data_width - 1 downto 0);
|
||||||
|
constant signal_rom_table : rom_table :=
|
||||||
|
(
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||||||
|
0 => x"0000",
|
||||||
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1 => x"00c9",
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||||||
|
2 => x"0192",
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||||||
|
3 => x"025b",
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||||||
|
4 => x"0324",
|
||||||
|
5 => x"03ed",
|
||||||
|
6 => x"04b5",
|
||||||
|
7 => x"057e",
|
||||||
|
8 => x"0646",
|
||||||
|
9 => x"070e",
|
||||||
|
10 => x"07d6",
|
||||||
|
11 => x"089d",
|
||||||
|
12 => x"0964",
|
||||||
|
13 => x"0a2b",
|
||||||
|
14 => x"0af1",
|
||||||
|
15 => x"0bb7",
|
||||||
|
16 => x"0c7c",
|
||||||
|
17 => x"0d41",
|
||||||
|
18 => x"0e06",
|
||||||
|
19 => x"0eca",
|
||||||
|
20 => x"0f8d",
|
||||||
|
21 => x"1050",
|
||||||
|
22 => x"1112",
|
||||||
|
23 => x"11d3",
|
||||||
|
24 => x"1294",
|
||||||
|
25 => x"1354",
|
||||||
|
26 => x"1413",
|
||||||
|
27 => x"14d2",
|
||||||
|
28 => x"1590",
|
||||||
|
29 => x"164d",
|
||||||
|
30 => x"1709",
|
||||||
|
31 => x"17c4",
|
||||||
|
32 => x"187e",
|
||||||
|
33 => x"1937",
|
||||||
|
34 => x"19f0",
|
||||||
|
35 => x"1aa7",
|
||||||
|
36 => x"1b5d",
|
||||||
|
37 => x"1c12",
|
||||||
|
38 => x"1cc7",
|
||||||
|
39 => x"1d7a",
|
||||||
|
40 => x"1e2b",
|
||||||
|
41 => x"1edc",
|
||||||
|
42 => x"1f8c",
|
||||||
|
43 => x"203a",
|
||||||
|
44 => x"20e7",
|
||||||
|
45 => x"2193",
|
||||||
|
46 => x"223e",
|
||||||
|
47 => x"22e7",
|
||||||
|
48 => x"238f",
|
||||||
|
49 => x"2435",
|
||||||
|
50 => x"24da",
|
||||||
|
51 => x"257e",
|
||||||
|
52 => x"2620",
|
||||||
|
53 => x"26c1",
|
||||||
|
54 => x"2760",
|
||||||
|
55 => x"27fe",
|
||||||
|
56 => x"289a",
|
||||||
|
57 => x"2935",
|
||||||
|
58 => x"29ce",
|
||||||
|
59 => x"2a65",
|
||||||
|
60 => x"2afb",
|
||||||
|
61 => x"2b8f",
|
||||||
|
62 => x"2c22",
|
||||||
|
63 => x"2cb2",
|
||||||
|
64 => x"2d41",
|
||||||
|
65 => x"2dcf",
|
||||||
|
66 => x"2e5a",
|
||||||
|
67 => x"2ee4",
|
||||||
|
68 => x"2f6c",
|
||||||
|
69 => x"2ff2",
|
||||||
|
70 => x"3076",
|
||||||
|
71 => x"30f9",
|
||||||
|
72 => x"3179",
|
||||||
|
73 => x"31f8",
|
||||||
|
74 => x"3274",
|
||||||
|
75 => x"32ef",
|
||||||
|
76 => x"3368",
|
||||||
|
77 => x"33df",
|
||||||
|
78 => x"3453",
|
||||||
|
79 => x"34c6",
|
||||||
|
80 => x"3537",
|
||||||
|
81 => x"35a6",
|
||||||
|
82 => x"3612",
|
||||||
|
83 => x"367d",
|
||||||
|
84 => x"36e5",
|
||||||
|
85 => x"374b",
|
||||||
|
86 => x"37b0",
|
||||||
|
87 => x"3812",
|
||||||
|
88 => x"3872",
|
||||||
|
89 => x"38cf",
|
||||||
|
90 => x"392b",
|
||||||
|
91 => x"3984",
|
||||||
|
92 => x"39db",
|
||||||
|
93 => x"3a30",
|
||||||
|
94 => x"3a83",
|
||||||
|
95 => x"3ad3",
|
||||||
|
96 => x"3b21",
|
||||||
|
97 => x"3b6d",
|
||||||
|
98 => x"3bb6",
|
||||||
|
99 => x"3bfd",
|
||||||
|
100 => x"3c42",
|
||||||
|
101 => x"3c85",
|
||||||
|
102 => x"3cc5",
|
||||||
|
103 => x"3d03",
|
||||||
|
104 => x"3d3f",
|
||||||
|
105 => x"3d78",
|
||||||
|
106 => x"3daf",
|
||||||
|
107 => x"3de3",
|
||||||
|
108 => x"3e15",
|
||||||
|
109 => x"3e45",
|
||||||
|
110 => x"3e72",
|
||||||
|
111 => x"3e9d",
|
||||||
|
112 => x"3ec5",
|
||||||
|
113 => x"3eeb",
|
||||||
|
114 => x"3f0f",
|
||||||
|
115 => x"3f30",
|
||||||
|
116 => x"3f4f",
|
||||||
|
117 => x"3f6b",
|
||||||
|
118 => x"3f85",
|
||||||
|
119 => x"3f9c",
|
||||||
|
120 => x"3fb1",
|
||||||
|
121 => x"3fc4",
|
||||||
|
122 => x"3fd4",
|
||||||
|
123 => x"3fe1",
|
||||||
|
124 => x"3fec",
|
||||||
|
125 => x"3ff5",
|
||||||
|
126 => x"3ffb",
|
||||||
|
127 => x"3fff",
|
||||||
|
128 => x"4000",
|
||||||
|
129 => x"3fff",
|
||||||
|
130 => x"3ffb",
|
||||||
|
131 => x"3ff5",
|
||||||
|
132 => x"3fec",
|
||||||
|
133 => x"3fe1",
|
||||||
|
134 => x"3fd4",
|
||||||
|
135 => x"3fc4",
|
||||||
|
136 => x"3fb1",
|
||||||
|
137 => x"3f9c",
|
||||||
|
138 => x"3f85",
|
||||||
|
139 => x"3f6b",
|
||||||
|
140 => x"3f4f",
|
||||||
|
141 => x"3f30",
|
||||||
|
142 => x"3f0f",
|
||||||
|
143 => x"3eeb",
|
||||||
|
144 => x"3ec5",
|
||||||
|
145 => x"3e9d",
|
||||||
|
146 => x"3e72",
|
||||||
|
147 => x"3e45",
|
||||||
|
148 => x"3e15",
|
||||||
|
149 => x"3de3",
|
||||||
|
150 => x"3daf",
|
||||||
|
151 => x"3d78",
|
||||||
|
152 => x"3d3f",
|
||||||
|
153 => x"3d03",
|
||||||
|
154 => x"3cc5",
|
||||||
|
155 => x"3c85",
|
||||||
|
156 => x"3c42",
|
||||||
|
157 => x"3bfd",
|
||||||
|
158 => x"3bb6",
|
||||||
|
159 => x"3b6d",
|
||||||
|
160 => x"3b21",
|
||||||
|
161 => x"3ad3",
|
||||||
|
162 => x"3a83",
|
||||||
|
163 => x"3a30",
|
||||||
|
164 => x"39db",
|
||||||
|
165 => x"3984",
|
||||||
|
166 => x"392b",
|
||||||
|
167 => x"38cf",
|
||||||
|
168 => x"3872",
|
||||||
|
169 => x"3812",
|
||||||
|
170 => x"37b0",
|
||||||
|
171 => x"374b",
|
||||||
|
172 => x"36e5",
|
||||||
|
173 => x"367d",
|
||||||
|
174 => x"3612",
|
||||||
|
175 => x"35a6",
|
||||||
|
176 => x"3537",
|
||||||
|
177 => x"34c6",
|
||||||
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|
||||||
|
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|
||||||
|
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|
||||||
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
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|
||||||
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|
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|
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|
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|
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|
||||||
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|
||||||
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||||
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|
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|
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|
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||||
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|
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|
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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331 => x"cd11",
|
||||||
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|
||||||
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333 => x"cc22",
|
||||||
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|
||||||
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|
||||||
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336 => x"cac9",
|
||||||
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|
||||||
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|
||||||
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|
||||||
|
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|
||||||
|
341 => x"c8b5",
|
||||||
|
342 => x"c851",
|
||||||
|
343 => x"c7ef",
|
||||||
|
344 => x"c78f",
|
||||||
|
345 => x"c731",
|
||||||
|
346 => x"c6d6",
|
||||||
|
347 => x"c67c",
|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
351 => x"c52d",
|
||||||
|
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|
||||||
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
362 => x"c252",
|
||||||
|
363 => x"c21d",
|
||||||
|
364 => x"c1eb",
|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
368 => x"c13b",
|
||||||
|
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
|
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|
||||||
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|
||||||
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|
||||||
|
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|
||||||
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|
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|
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|
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|
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|
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|
||||||
|
384 => x"c000",
|
||||||
|
385 => x"c001",
|
||||||
|
386 => x"c005",
|
||||||
|
387 => x"c00b",
|
||||||
|
388 => x"c014",
|
||||||
|
389 => x"c01f",
|
||||||
|
390 => x"c02d",
|
||||||
|
391 => x"c03d",
|
||||||
|
392 => x"c04f",
|
||||||
|
393 => x"c064",
|
||||||
|
394 => x"c07b",
|
||||||
|
395 => x"c095",
|
||||||
|
396 => x"c0b1",
|
||||||
|
397 => x"c0d0",
|
||||||
|
398 => x"c0f1",
|
||||||
|
399 => x"c115",
|
||||||
|
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|
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|
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|
402 => x"c18e",
|
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403 => x"c1bb",
|
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|
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405 => x"c21d",
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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||||||
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433 => x"cb3a",
|
||||||
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|
||||||
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435 => x"cc22",
|
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|
||||||
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|
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488 => x"ed6c",
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495 => x"f2bf",
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||||||
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496 => x"f384",
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497 => x"f449",
|
||||||
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498 => x"f50f",
|
||||||
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499 => x"f5d5",
|
||||||
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500 => x"f69c",
|
||||||
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501 => x"f763",
|
||||||
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502 => x"f82b",
|
||||||
|
503 => x"f8f2",
|
||||||
|
504 => x"f9ba",
|
||||||
|
505 => x"fa82",
|
||||||
|
506 => x"fb4b",
|
||||||
|
507 => x"fc13",
|
||||||
|
508 => x"fcdc",
|
||||||
|
509 => x"fda5",
|
||||||
|
510 => x"fe6e",
|
||||||
|
511 => x"ff37"
|
||||||
|
);
|
||||||
|
|
||||||
|
|
||||||
|
-- phase counter
|
||||||
|
signal phase_cnt : unsigned(phase_width - 1 downto 0) := (others => '0');
|
||||||
|
|
||||||
|
|
||||||
|
|
||||||
|
|
||||||
|
begin --define the operation of the module!
|
||||||
|
|
||||||
|
--phase output for debugging
|
||||||
|
phase_out <= std_logic_Vector(phase_cnt);
|
||||||
|
|
||||||
|
--phase counter
|
||||||
|
process(clk)
|
||||||
|
begin
|
||||||
|
if rising_edge(clk) then
|
||||||
|
if rst = '1' then
|
||||||
|
phase_cnt <= (others => '0');
|
||||||
|
else
|
||||||
|
phase_cnt <= unsigned(phase_cnt) + unsigned(phase_incr);
|
||||||
|
end if;
|
||||||
|
end if;
|
||||||
|
end process;
|
||||||
|
|
||||||
|
|
||||||
|
|
||||||
|
--data output
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||||||
|
process(clk)
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||||||
|
begin
|
||||||
|
if rising_edge(clk) then
|
||||||
|
if rst = '1' then
|
||||||
|
signal_out <= (others => '0');
|
||||||
|
else
|
||||||
|
--assign value from table
|
||||||
|
signal_out <= signal_rom_table(to_integer(unsigned(phase_cnt)));
|
||||||
|
end if;
|
||||||
|
end if;
|
||||||
|
end process;
|
||||||
|
|
||||||
|
end behavioral;
|
||||||
|
|
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|
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@@ -0,0 +1,108 @@
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-----------------------------
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-- Author
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-- Date
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-- Project name
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-- Module name
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--
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-- Detailed module description
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--
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--
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--
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--
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--
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-- Revision:
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-- A - initial design
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-- B -
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|
--
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-----------------------------
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|
library ieee; --always use this library
|
||||||
|
use ieee.std_logic_1164.all; --always use this library
|
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|
|
||||||
|
use ieee.numeric_std.all; --use this library if arithmetic required
|
||||||
|
|
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|
--define connections to outside
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||||||
|
entity dds_vhdl_tb is
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|
generic
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||||||
|
(
|
||||||
|
phase_width : integer := 9;
|
||||||
|
data_width : integer := 16
|
||||||
|
);
|
||||||
|
end dds_vhdl_tb;
|
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|
--define inside of the module
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|
architecture behavioral of dds_vhdl_tb is
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--signals
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|
signal clk : std_logic := '0'; --100mhz clock
|
||||||
|
signal rst : std_logic := '0'; --rst
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||||||
|
signal phase_incr : std_Logic_vector(phase_width - 1 downto 0) := (others => '0'); --"frequency"
|
||||||
|
signal phase_out : std_Logic_vector(phase_width - 1 downto 0) := (others => '0');
|
||||||
|
signal signal_out : std_Logic_vector(data_width - 1 downto 0) := (others => '0');
|
||||||
|
|
||||||
|
--define components to use
|
||||||
|
component dds_vhdl is
|
||||||
|
generic
|
||||||
|
(
|
||||||
|
phase_width : integer := 9;
|
||||||
|
data_width : integer := 16
|
||||||
|
);
|
||||||
|
port
|
||||||
|
(
|
||||||
|
clk : in std_logic; --100mhz clock
|
||||||
|
rst : in std_logic; --rst
|
||||||
|
phase_incr : in std_Logic_vector(phase_width - 1 downto 0); --"frequency"
|
||||||
|
phase_out : out std_Logic_vector(phase_width - 1 downto 0);
|
||||||
|
signal_out : out std_Logic_vector(data_width - 1 downto 0)
|
||||||
|
);
|
||||||
|
end component;
|
||||||
|
|
||||||
|
constant clk_period : time := 10 ns;
|
||||||
|
|
||||||
|
|
||||||
|
|
||||||
|
|
||||||
|
begin
|
||||||
|
|
||||||
|
clk <= not clk after clk_period/2;
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|
|
||||||
|
uut : dds_vhdl
|
||||||
|
generic map
|
||||||
|
(
|
||||||
|
phase_width => phase_width,
|
||||||
|
data_width => data_width
|
||||||
|
)
|
||||||
|
port map
|
||||||
|
(
|
||||||
|
clk => clk,
|
||||||
|
rst => rst,
|
||||||
|
phase_incr => phase_incr,
|
||||||
|
phase_out => phase_out,
|
||||||
|
signal_out => signal_out
|
||||||
|
);
|
||||||
|
|
||||||
|
|
||||||
|
--tb process
|
||||||
|
process
|
||||||
|
begin
|
||||||
|
rst <= '1';
|
||||||
|
wait for 100 ns;
|
||||||
|
rst <= '0';
|
||||||
|
|
||||||
|
wait for clk_period/2;
|
||||||
|
--phase_incr <= (0 => '1', others => '0'); --1
|
||||||
|
phase_incr <= (1 => '1', others => '0'); --2
|
||||||
|
|
||||||
|
wait;
|
||||||
|
end process;
|
||||||
|
|
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|
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|
end behavioral;
|
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|
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@@ -0,0 +1,61 @@
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|
%% Funkcionalo un logisko shemu modelesana
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|
% Laboratorijas darbs Nr.3.
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|
% sinusoidu generesana un filtresana
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|
% Autors: Imants Pulkstenis
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|
%
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|
% Apliecibas Nr.021REB152
|
||||||
|
%% 1.Sakuma dati
|
||||||
|
%
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||||||
|
% Piemers:https://la.mathworks.com/help/simulink/slref/digital-waveform-generation-approximating-a-sine-wave.html
|
||||||
|
%
|
||||||
|
clear; format shortEng;
|
||||||
|
fs = 22050; % (ciparu dalas sample clock) = 22050 (audio standarts).
|
||||||
|
k = 52; % k - studenta apliecibas pedejie 2 cipari
|
||||||
|
f1 = 32 * k;
|
||||||
|
f2 = 48 * k;
|
||||||
|
%% 2.FIR bandpass filtrs
|
||||||
|
n1 = 40; % First filter order
|
||||||
|
n2 = 40; % Second filter order
|
||||||
|
|
||||||
|
band = 100; % filter bandwidth
|
||||||
|
fsh = fs/2; % corresponding to half the sample rate
|
||||||
|
|
||||||
|
Wn1= f1/fsh; % The cut-off frequency Wn must be between 0 < Wn < 1.0, with 1.0 corresponding to half the sample rate.
|
||||||
|
Wn2= f2/fsh;
|
||||||
|
|
||||||
|
b1 = fir1(n1,[Wn1-band/(fsh*2) Wn1+band/(fsh*2) ], 'bandpass'); % Window-based FIR filter design
|
||||||
|
b2 = fir1(n2,[Wn2-band/(fsh*2) Wn2+band/(fsh*2) ], 'bandpass'); % Window-based FIR filter design
|
||||||
|
|
||||||
|
[h1,w1] = freqz(b1);
|
||||||
|
[h2,w2] = freqz(b2);
|
||||||
|
figure (1)
|
||||||
|
plot (w1/pi,db(h1), ...
|
||||||
|
w2/pi,db(h2),...
|
||||||
|
[Wn1 Wn1],[3 -80], '--', ...
|
||||||
|
[Wn2 Wn2], [3 -80], '--',...
|
||||||
|
[0 1],[-20 -20], '--')
|
||||||
|
axis([0 1 -80 3])
|
||||||
|
grid on,
|
||||||
|
xlabel('Normalized Frequency (\times\pi rad/sample)')
|
||||||
|
ylabel('Magnitude (dB)')
|
||||||
|
legend('Response FIR_1','Response FIR_2','f_1','f_2', '-20dB target', 'Location','East')
|
||||||
|
title('Magnitude response')
|
||||||
|
%% 3.IIR bandpass filtrs
|
||||||
|
[b,a] = iirpeak(Wn1,2*(Wn2-Wn1),-22); %Wo must satisfy 0.0 < Wo < 1.0, with 1.0 corresponding to pi radians/sample
|
||||||
|
[h3,w3] = freqz(b,a);
|
||||||
|
[b,a] = iirpeak(Wn2,2*(Wn2-Wn1),-19);
|
||||||
|
[h4,w4] = freqz(b,a);
|
||||||
|
figure (2)
|
||||||
|
plot (w3/pi,db(h3), ...
|
||||||
|
w4/pi,db(h4),...
|
||||||
|
[Wn1 Wn1],[3 -80], '--', ...
|
||||||
|
[Wn2 Wn2], [3 -80], '--',...
|
||||||
|
[0 1],[-20 -20], '--')
|
||||||
|
axis([0 1 -80 3])
|
||||||
|
grid on,
|
||||||
|
xlabel('Normalized Frequency (\times\pi rad/sample)')
|
||||||
|
ylabel('Magnitude (dB)')
|
||||||
|
legend('Response IIR_1','Response IIR_2','f_1','f_2', '-20dB target', 'Location','East')
|
||||||
|
title('Magnitude response')
|
||||||
|
|
||||||
|
|
||||||
Binary file not shown.
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